典型的系统设计最初侧重于微控制器(MCU),CPU,存储器和I/O组件和架构,稍后将重点介绍如何提供系统所需的各种时钟.复杂的系统最终可能需要10个或更多时钟.考虑到分立谐振器,晶体振荡器,扇出缓冲器,时钟发生器和其他定时器件选项的选择,提供所有这些频率的最佳方法是什么?通过将时序需求整合到硅时钟发生器组件中,可以降低电路板空间和系统成本.但这种方法总是有意义的,在电路板面积,成本,系统时序裕度,噪声抗扰度和电磁干扰(EMI)方面的系统权衡是什么?
典型的系统设计:
假设您已完成系统的架构并选择了关键组件.它与现实世界接口,因此至少有一个放大器,A/D或D/A,某种类型的人机接口,MCU和/或DSP,存储器,无线和/或有线互联网连接以及相关的电源管理(见图1).模拟的上电和断电序列,信噪比,计算速度,存储器带宽和功耗均符合规范.您几乎已准备好进行电路板布局以模拟布局寄生效应并确保它们不会中断性能.您还计划遵循布局指南以最大限度地降低EMI,但由于难以建模,您仍然需要克服系统在EMI测试期间通过FCC规则限制.

图1.需要频率源选择的典型系统设计

系统频率规划:
进入布局之前的最后一步是选择所有组件的频率参考.有些器件只有一个需要外部振荡器的Clock-IN引脚,有些器件可以与外部时钟或晶振一起工作.一个关于尝试在先前设计中的特定温度和电压角调试石英晶体振荡器启动问题的故事.当与特定晶体和负载一起使用时,最终证明晶体振荡器增益不足.你肯定想避免这个问题！此外,质量保证团队警告晶体的机械不可靠性.您需要计算所需的频率,总共八个,A/D,D/A,MCU,内存,LAN和WLAN组件各一个,DSP/SOC两个.如果您可以从单个时钟发生器生成所有这些频率并将它们路由到各种组件,则可以节省大量的面积和组件成本,并通过使用单晶来提高可靠性.但系统还能运作吗?时钟发生器能否提供每个组件所需的频率和信号质量,以及可能出现的其他优点或缺点?
如果你曾经历过这种不确定性,那么你并不孤单.每个尽责的系统设计师都会在尝试以最低的总成本(包括元件数量,面积,可制造性和可靠性)优化频率生成性能时询问.虽然每个系统都不同,但请考虑以下有用的指导方针来做出决定.
频率发生器基础知识:
为了理解将频率源合并到时钟发生器中的权衡,我们需要了解替代源的优点和局限性,如图2所示.

图2.频率源的类型

离散谐振器:
分立谐振器被设计成与半导体增益电路一起工作,该半导体增益电路连接到谐振器的两个端子.增益电路的输出最初是其输入端的放大噪声.谐振器材料的压电和物理特性允许振动谐振器用作电子滤波器,将其通带中的频率分量传递回放大器的输入端.在环路增益>1且相位为360度的通带频率下,谐振器开始振荡,在放大器输出端产生稳定的频率源.
可用的两种最常见的分立谐振器是陶瓷(通常由铅-锆-钛或PZT)谐振器和石英水晶振子(由二氧化硅或SiO2制成)谐振器.主要区别在于陶瓷谐振器成本更低且精度更低,初始精度>5000ppm,并且随温度和老化而显着漂移(在商业应用中各约为2000ppm).晶体谐振器更精确,精度<50ppm,包括AT切割晶体的温度和老化.某些ASIC也使用晶体谐振器,这些ASIC设计用于改变引脚上的电容,以控制频率的微小偏差(<+/-150ppm),作为压控晶体振荡器(VCXO).
离散谐振器的主要缺点之一是确保增益电路,石英晶振和电路板布局(均来自不同制造商)正确匹配所需的工作量和开发时间.该分析包括验证可靠的启动和温度,过程和电压的准确性.此外,分析需要确保晶体不会过度驱动,这会加速老化.此外,外部信号的较低幅度和正弦波形导致信号边缘较慢,这使得分立谐振器对外部噪声更敏感.分立谐振器的优点包括出色的近端相位噪声,谐振频率的KHz内的噪声和低功耗.
离散振荡器:
分立振荡器将上述半导体放大器与谐振器组合在同一封装中.晶体谐振器是最常见的谐振器类型,尽管有时使用表面声波(SAW)谐振器和最近的微机电系统(MEMS)谐振器.SAW谐振器工作在更高的频率(>400MHz),MEMS谐振器提供类似于晶体的性能,具有更小和更耐冲击的优点.
分立振荡器的一个关键优势是放大器,谐振器和连接电容可以在工厂匹配,以确保可靠的启动和频率精度,与电路板布局无关.当然,与分立谐振器相比,这会增加元件成本,面积和功耗.由于大多数振荡器仅产生一个频率,因此在需要时将频率合并到一个或两个时钟发生器中通常可以更好地服务于需要多个频率的系统.
时钟发生器:
时钟发生器或有时称为频率发生器的振荡器将振荡器与一个或多个锁相环(PLL),输出分频器和输出缓冲器组合在一起.在大多数情况下,谐振器是外部的,但业界有一种趋势,即将谐振器包括在时钟发生器封装内,以消除上面概述的分立谐振器的缺点.然而,即使谐振器是外部的,由于时钟发生器仅需要一个参考来产生所有其他频率,因此大大减少了匹配谐振器,放大器和电路板布局所需的工作量.此外,最小化分立谐振器的数量将提高系统的坚固性和可靠性.
将频率合并到时钟发生器中的优点很多.除了上面提到的减少的晶振匹配工作和改进的可靠性之外,高级时钟发生器通常还提供多种有益于系统性能的功能.输出频率可以实时更改,这在系统必须适应全球各种标准(例如PAL与NTSC),以适应最终用户的系统变化(例如连接不同的视频监视器)或适应用于确保供应的BOM更改(例如,支持来自两个具有不同采样率的供应商的音频DAC).在系统验证或生产测试期间,系统时钟频率也可以稍微变化以确保足够的时序裕度,并且可以采用扩频时钟来降低EMI抑制的成本.
有许多不同类型的时钟发生器,每个都针对不同的性能和成本目标进行了优化.这些差异包括:
•基于环形振荡器与LC振荡器的PLL.(环形振荡器PLL通常提供更低的成本,功耗和性能,而LC振荡器PLL以更高的成本和功耗为代价提供更高的性能.)
•单端CMOS输出,用于最小功率与差分晶振输出,如LVPECL,LVDS和HCSL,可以降低耦合噪声,但代价是功耗更高.
•在晶体振荡器上加入自动增益控制,以最大限度地提高启动增益,然后降低增益,最大限度地降低晶体功耗和相关老化,而低成本的逆变器振荡器则带有内部或外部功率限制电阻.
•串行通信接口与预编程频率和引脚可选功能的可用性.
•较小封装中的输出数量较少,较大封装中的输出数量较多.
•允许混合电压电源驱动不同的输出电压电压而不是单电源电压.
浏览各种可用的时钟发生器并尝试将它们与您的系统要求相匹配可能是一项艰巨的任务.因此,强烈建议与时钟供应商合作,该供应商提供大量可用时钟发生器,以确保最佳解决方案.只有几家半导体公司提供全面的时钟发生器产品组合,SiliconLabs就是其中之一.
为您的系统选择合适的频率源:
以下决策树将有助于缩小频率源选择范围,并制定最佳计划,以最大限度地减少系统中的频率源组件和相关成本.
标准1:如果系统只需要一个或两个<50MHz的频率,则离散晶体或是振荡器成本最低的解决方案.如果频率>50MHz,或者需要多个副本或频率的特殊控制,那么扇出缓冲器或时钟发生器将提供更低成本的解决方案.特殊功能包括在系统运行或测试期间改变频率以及用于降低EMI的扩频技术.
标准2:如果系统中有组件可以提取离散晶体的频率,那么离散晶体是您唯一的选择.确保使用ASIC供应商推荐的产品或与其指定的详细晶体参数匹配的产品.
标准3:如果系统中的组件需要在温度和电压范围内具有极其精确的时钟(<20ppm),则需要外部振荡器,如温度控制晶体振荡器(TCXO).如果您的系统除了一个高精度频率外还需要频率,TCXO通常可以用作时钟发生器的参考,以节省成本.必须注意使温补晶振信号电平与时钟发生器输入电平相匹配,并将耦合噪声降至主TCXO信号路径.
标准4:需要具有特定相位噪声要求的频率(通常用于无线通信参考)的组件通常需要来自晶体振荡器或基于LC的频率发生器,如图3所示.由于成本较低的基于环的时钟发生器通常使用石英晶振作为参考,大多数时钟发生器直接输出该频率(不通过PLL)以提供低相位噪声信号.但是,如果同一时钟发生器正在生成具有不同频率的多个输出,请务必检查参考频率输出频谱中的杂散内容,以确保它不会干扰或混淆相邻的无线信道.支线位置将根据生成频率的组合而改变.如果杂散电平或位置与应用程序不兼容,将一些时钟生成移动到第二个时钟发生器可能会解决问题.否则,需要分立谐振器或分立振荡器.

图3.时钟发生器晶体振荡器参考与CMOS环形PLL输出

标准5:需要具有严格“rms抖动”要求的参考频率的Oscillator也可由时钟发生器提供.这是高速数字通信系统的通用规范.抖动是时钟边沿相对于“完美”时钟信号的不确定性或误差,均方根相位抖动是特定频带上相位噪声的积分(见图4).一种非常常见的rms抖动规范源于Sonet数据传输应用,并且在12KHz至20MHz频带上指定为<1psrms.由于该标准已经存在了几十年,许多半导体元件将其指定为默认的抖动限制,而不实际计算真正的系统抖动要求.

图4.使能和不使用附加频率输出的LCVCOPLL

表1总结了各种频率源的优缺点.
表1.频率源的优点和局限

频率源和应用	优势	限制
陶瓷谐振器低精度数字时钟	成本低(除非需要很多)	精度低,5000-20,000ppm 高温变化,+/-3000ppm 固定频率,<10MHz
水晶谐振器中等精度数字时钟射频参考	需要1或2时的低成本低电量一些SoC需要集成的VCXO	努力与放大器匹配布局敏感准确,启动固定频率,<50MHz 外部噪音敏感对冲击敏感
晶体振荡器高精度数字时钟射频参考	可靠的启动准确性对布局不敏感单频(无串扰)	如果需要>1则成本更高更高功率>3mA 如果需要>1,则板面积单频复制 >100MHz时价格昂贵
扇出缓冲区同一频率的多个副本	多频复制级别翻译同步输出	如果频率不同,则需要输入频率源串扰
时钟发生器,CMOS环形PLL 所有数字时钟需要>2个频率的系统, >50MHz,可选择或传播频率 >50ps最大抖动	>2频率的最低成本可靠性(更少的晶体) 可选频率最小面积和组件数 >50MHz频率扩频用于降低EMI 多频复制	如果多次发生频率则会产生串扰
时钟发生器,LCVCOPLL 需要>2个频率的系统, >100MHz,可选频率高速收发器, 射频参考或采样 <1psrms抖动	>2频率的中等成本可靠性(更少的晶体) 可选频率最小面积和组件数 >50MHz频率多频复制	更高的功率如果存在多个频率,则会产生串扰

利用多个频率生成源,可以在保持优异系统性能的同时优化系统时钟要求,降低总体成本.在一些情况下,仅需要无源谐振器,而在系统中,尤其是那些需要两个或更多频率的石英晶振,无源谐振器最好由硅定时器件代替,例如时钟发生器和扇出缓冲器.除了降低频率生成和EMI抑制成本之外,硅频率发生器还提供了额外的BOM固结,系统可配置性和测试能力.

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此文关键字：微控制器晶振晶体振荡器系统设计晶振频率源布局

频率源和应用	优势	限制
陶瓷谐振器低精度数字时钟	成本低(除非需要很多)	精度低,5000-20,000ppm 高温变化,+/-3000ppm 固定频率,<10MHz
水晶谐振器中等精度数字时钟射频参考	需要1或2时的低成本低电量一些SoC需要集成的VCXO	努力与放大器匹配布局敏感准确,启动固定频率,<50MHz 外部噪音敏感对冲击敏感
晶体振荡器高精度数字时钟射频参考	可靠的启动准确性对布局不敏感单频(无串扰)	如果需要>1则成本更高更高功率>3mA 如果需要>1,则板面积单频复制 >100MHz时价格昂贵
扇出缓冲区同一频率的多个副本	多频复制级别翻译同步输出	如果频率不同,则需要输入频率源串扰
时钟发生器,CMOS环形PLL 所有数字时钟需要>2个频率的系统, >50MHz,可选择或传播频率 >50ps最大抖动	>2频率的最低成本可靠性(更少的晶体) 可选频率最小面积和组件数 >50MHz频率扩频用于降低EMI 多频复制	如果多次发生频率则会产生串扰
时钟发生器,LCVCOPLL 需要>2个频率的系统, >100MHz,可选频率高速收发器, 射频参考或采样 <1psrms抖动	>2频率的中等成本可靠性(更少的晶体) 可选频率最小面积和组件数 >50MHz频率多频复制	更高的功率如果存在多个频率,则会产生串扰

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