如今无论是在生活中还是工作中,晶体和振荡器的身影几乎是无处不在了,而且性能和封装尺寸越来越合适当代产品的发展需求,有源晶振的分类有很多种,每一种都具备不同的功能.按照输出方式不同,它可以分为CMOS,LVCMOS,HCMOS,HCSL,LVDS,LVPECL,削峰正弦波,方波,削波正弦波等.在产品性能中起到很大的作用,早已成为时钟源或时序产品中,最重要的电子元器件之一.
在当今的高性能系统中,需要一个出色的时钟源.随着专用集成电路(ASIC)的速度和性能达到更高的限制,分配该时钟源以驱动多个设备的需求变得更加困难.由于相关的快速边沿速率,系统中部署的较高频率导致长PCB迹线表现得像传输线.维护平衡系统需要适当的终止技术来实现应用程序中的跟踪路由.本应用笔记将重点介绍推荐的终止技术;关于输出负载的评论,并提供一些设计师要考虑的布局指南.
传输线理论简介:
通常,大多数时钟源具有低阻抗输出.当这些晶振用于驱动具有大阻抗的负载时,存在阻抗不匹配.根据应用条件,此阻抗不匹配会导致负载产生电压反射,从而产生时钟波形中的步进,振铃以及过冲和下冲.这可能通过降低负载处的时钟信号,错误的数据时钟和产生更高的系统噪声而导致系统性能不佳.
为了减少电压反射,需要正确终止信号迹线.适当终止的设计考虑因素可以用两个语句来概括:
1.使负载阻抗与线路阻抗相匹配
2.使源阻抗与线路阻抗匹配
对于大多数有源晶振电路设计,第一种说法是首选方法,因为它消除了返回时钟源的反射.这样可以减少噪音,电磁干扰(EMI)和射频干扰(RFI).下图显示了阻抗不匹配对较高频率时钟源的影响.

适当的阻抗匹配-不正确的阻抗匹配

常用终止技术:
如上所述,为了减少电压反射,必须正确地终止迹线.传输线的四种基本端接技术是串联,并联,戴维宁和AC.
系列终止:
串联终端消除了时钟源的反射,有助于保持贴片振荡器信号质量.这最适合驱动少量负载的TTL器件,因为时钟输出阻抗小于传输线特性阻抗.图1显示了一系列终端.电阻尽可能靠近时钟源放置.R的典型设计值为10Ω至75Ω.

图1

R的值可以大于阻抗差,以便产生稍微过阻尼的状态并且仍然消除来自时钟源的反射.
系列终端的主要优点是:
简单,只需一个电阻器功耗低在驱动高容性负载时提供限流功能;这还可以通过减少接地反弹来改善抖动性能.串联终端的主要缺点是:增加负载信号的上升和下降时间;这在某些高速应用中可能是不可接受的.不能驱动多个负载并行和戴维宁终端接下来的三种有源晶振终端技术可以提供更清晰的时钟信号并消除负载端的反射.这些终端应尽可能靠近负载放置.
图2描绘了并行终端.并联终端消耗的功率最大,不建议用于低功率应用.它也可能改变占空比,因为下降沿将比上升沿更快.它比串联终端具有一个优点,即上升和下降时间的延迟大约是一半.

图2

如图3所示,戴维宁终端将比并联终端消耗更少的功率,并且通常用于PECL应用,50Ω线路匹配至关重要.R的总值等于传输线的特征阻抗.如果需要过阻尼状态,则R的总值可略小于特征阻抗.戴维宁终端的主要缺点是每条线路需要两个电阻器,并且在终端附近需要两个电源电压.建议不要将此端接用于TTL或CMOS电路.

图3

AC终止:
AC端接,如图4所示,在并联支路中增加了一个串联电容.由于RC时间常数,电容会增加时钟源的负载和延迟,但在稳态条件下将消耗很少或没有功率.通常不建议使用此终端,因为它会通过增加传播延迟时间来降低时钟信号的性能.为了保持有效终止,CL的值不应小于50pF.较大的CL值将允许时钟边沿的快速转换,但随着电容器值的增加,较高的电流电平将通过,从而导致有源贴片晶振功耗增加.选择大于走线阻抗的RL值,以考虑负载输入阻抗的泄漏.

图4

输出负载简介:
应注意不要使时钟源过载.如果使用单个时钟源来驱动多个负载,则如果总负载超过时钟源的驱动能力,则会发生波形劣化.过载的一些常见症状是波形削波,对称不平衡,信号幅度减小以及上升和下降时间值的变化.通常随着石英晶振频率的增加,源驱动更高负载的能力将降低.请务必参考时钟源规范以获得最大负载能力.下图显示了时钟源上的过载影响.

适当的负载条件-过载情况

通用时钟输出类型:
CTS时钟振荡器设计已开发出各种封装选项,输入电压和输出类型.HCMOS和HCMOS/TTL兼容,CTS设计目前提供“双兼容”振荡器,这是HCMOS输出类型,能够驱动TTL应用.由于转换时间较短,这些设备固有地具有更大的过冲和欠冲.这可能不适合具有严格EMI要求的旧TTL设计.CTS生产两种流行的HCMOS/TTL兼容时钟振荡器CB3/CB3LV和型号636.下图显示了典型的HCMOS测试负载配置和波形参数.

HCMOS测试负载-HCMOS/TTL波形

LVPECL和LVDS:
与HCMOS逻辑技术相比,CTS晶振的LVPECL和LVDS逻辑输出设计具有许多优势.LVPECL和LVDS技术从正电源获得其工作功率,从而实现与负载点处的HCMOS逻辑接口的必要兼容性.
这些逻辑输出还具有:
降低系统抖动;由于较小的特征过渡区域更快的上升和下降时间可以提供差分输出;减少排放必不可少的能力直接驱动50Ω传输线能够在高频下降低电源消耗CTS635型提供任何输出类型的选项.
布局指南:
在印刷电路板布局过程中采用良好的设计实践将最小化先前讨论的有源晶振信号劣化.PCB设计的一些常见指导原则是:将时钟源物理定位在尽可能靠近负载的位置限制时钟信号的走线长度不要将时钟信号路由到电路板边缘附近尽量避免在时钟信号路由中使用过孔.过孔会改变引起反射的走线阻抗.不要在电源和接地层上布置信号走线.

正在载入评论数据...

上一篇：200KHz以下低频晶体谐振器的一般规则

下一篇：日本电波NX2520SA-26.000000MHZ-B9晶振生产背景与结构

此文关键字：晶振终止技术有源晶振输出方式晶体振荡器电路终端布局

姓名：
邮箱：
正文：

贴片晶振

金洛博客

有源晶振输出系列终止技术的布局计划

相关资讯